FPGA学习----数字电路篇之D触发器(Verilog篇)

一、D触发器Verilog程序
module Digital_Data_Flip_Flop
(
CLK_50M,RST_N,D,Q
);
input CLK_50M;
input RST_N;
input D;
output reg Q; //可以分开写output Q;reg Q;也可以合并在一起
//always模块：敏感表可以为电平触发，上升沿posedge，下降沿negedge。
//一直等待CLK_50M和RST_N两个敏感变量的上升沿和下降沿的变化，如果其中一个变化，就会
//执行begin....end中的语句
always @ (posedge CLK_50M or negedge RST_N)
begin
if(!RST_N)
Q <= 1'b0;
else
Q <= D;
end
endmodule
//时序电路中的赋值是<=
//组合逻辑中的赋值是=
一、在Quartus II里查看综合器生成的原理图
1，先编译：选择Processing>start>Analysis&Elaboration
2，查看原理图：Tools>Netlist viewer>RTL viewer