MOS管电容和电阻
2008-11-07 11:17阅读：
MOS集成电路是由扩散层，介质层，多晶硅及金属层等组成的一个复杂系统，每一层上的寄生电阻，层与层之间的电容成为分析电路性能不可忽略的因素，在设计版图时，我们有必要考虑这些电学参数的影响。
电阻模型的分析及计算
1，
矩形导电材料的薄层电阻
众所周知，电阻的计算公式是 ： R=ρ*（L
/ W*d ）
=(ρ/ d )*(L/W
)
其中，ρ为电阻率，L，W，和d分别为导体的长，宽和厚度（薄层的厚度）。如果
W=L，则R =ρ/
d，称为方块电阻。
R的出现，实现了版图的几何尺寸与工艺参数的分离。在工艺中，一般上层金属较厚，故电阻低。对于存储器，可以采取薄层金属以减少图形的垂直跃变，而为了有效分配电源，时钟，一般要用较厚的金属。
2，
有源器件的沟道电阻。
MOS管的V-I特性曲线是非线性的，但有时常用一个沟道电阻作为近似描述去计算性能。如一个处于线性工作区的MOSFET，可描述为：
R= K（L/W）
其中，K= 1 /
（µ * Co
* （ Vgs
– Vt））
对于N管和P管，K值在1000~30000Ω之间，µ是载流子表面的迁移率，而µ 和阈值电压Vt又是温度的函数，因此，沟道电阻和开关时间参数及功耗也随温度而变化。
3，
接触孔电阻
接触孔电阻和接触材料及面积有关。
r = R /
A
R 为接触材料的欧姆接触系数，A为接触面积。随着工艺尺寸的缩小，接触电阻相应增大，我们可用多个触点的方法来降低电阻。
电容模型的分析及计算
1，
寄生电容会影响mos系统的开关速度，它们来源于与mos管相关联的电容以及各个连线的寄生电容。
MOS管的电容特性与半岛体的表面状态有关，根据gate的电压，表面可以处于积累，耗尽和反型层。
当Vg <
0 时，栅上的负电荷吸引P型sub的空穴趋向表面，形成表面积累。此时，MOS结构像一个平板电容器。
Co =( (
εo *εox ) / t ox
)*A
此时，εo 和εox 分别为真空介电系数和SiO2相对介电系数。 tox 为SiO2层的厚度。
当Vg
〉 0
时，表面的空穴被排斥，留下空穴耗尽的负电荷区，形成表面耗尽。
耗尽层电容为
Cdep = (
( εo *εsi ) / d)*A
εsi 为硅的相对介电系数，d为耗尽层的深度。
耗尽状态下，栅电容可以看为Co
和 Cdep
的串联。即
Cg = Cgb
= ( Co * Cdep /
(Co + Cdep))
MOS管的器件电容：
Cgs
,Cgd代表 gate – channel
电容，source-drain
电容。
Csb, Cdb
代表source
, drain 对于substrate 电容。
Cgb 代表gate – substrate
电容。
Mos管总的gate 电容为
Cg =
Cgs + Cgd + Cgb
Gate 电容的三个分区的简化模型为：
1，
截止区：
Vgs <
Vt ,
Cgs = Cgd = 0 ,
Cgb = Co 串联 Cdep
2, 非饱和区： Vgs
– Vt > Vds
由于channel
形成，Cgb = 0
,栅对于沟道电容Cgs
和Cgd变为主要，它们取决于栅电压。
Cgs = Cgd
= 0.5 * ( ( εo
*εox ) / t ox )*A
3, 饱和区 ： Vgs – Vt <
Vds , 沟道强反型，但出现夹断，且夹断区随Vgs的增加而向Source 端扩展。 Cgd = 0
，
Cgs = （2/3）* ( ( εo *εox
) / t ox
)*A
由上可知，MOS
管栅电容随沟道表面的状态改变而变化，但是在数字电路开关工作条件下，MOS管处于大信号工作，使它能很快渡过电容变化区，可将gate capacitance
近似为gate
与沟道导电层之间的薄氧化层电容，即Cg
= Co =εo *εox * (
LW) / tox
