[转载]ADC和DAC的架构和原理
2015-03-10 19:11阅读：
一、 ADC的架构
1. Delta-Sigma（ΔΣ）ADC
ΔΣ
ADC由一个ΔΣ调制器以及后序的数字抽样滤波器组成。调制器由一个带DAC的反馈回路组成，回路中包括了一个比较器及一个积分器。回路通过时钟同步。
ΔΣ转换器拥有非常高的分辨率，可理想的用于转换极宽频率范围（从直流到好几个MHz）的信号。在ΔΣ
ADC中，输入信号先通过一个调制器实现过采样（oversample），而后由数字滤波器所产生的、采样率较低的高分辨率数据流完成滤波及抽取（decimate）。
ΔΣ的典型高精度应用包括了音频、工业流程控制、分析及测试仪表、医学仪表。
ΔΣ转换器的运作有别于逐次逼近型（SAR）转换器。SAR转换器获得输入电压的一个“映像（snapshot）”，通过对“映像”的分析决定相应的数字代码。而ΔΣ测量的是一段确定时间的输入信号，其输出相应的数字代码是根据信号的时间平均得来的。
对多个ΔΣ转换器的同步并不困难，因此很容易实现多个转换器的同时刻采样，而比较困难的则是实现ΔΣ转换器与外部事件的同步。ΔΣ转换器还对系统时钟抖动（clock
jitter）有极高的抵抗能力。其过采样功能有效的平均了抖动，降低了其噪声影响。
许多ΔΣ转换器包含了输入缓冲器及可编程增益放大器
（PGA）。输入缓冲器增加了输入阻抗，允许直接连接高源阻抗的信号。可编程增益放大器增加了测量小信号时转换器的精确度。桥接式传感器就是在转换器中利用了PGA优势的信号源的典型示例。
所有的ADC都需要一个基准，对于高分辨率的转换器来说，拥有一个低噪声、低漂移的基准是至关重要的。大多数的ΔΣ转换器都采用了差分基准输入。
2. 大带宽ΔΣ ADC
大带宽Delta-Sigma（ΔΣ）ADC具有非常高的分辨率，可转换覆盖极宽频率范围的信号——从直流至若干MHz。
此类ADC采用了多级的专利调制器架构，从而提供了优异的内在稳定性，并通过降低过采样率（OSR）提高了信号量化噪声比（SQNR）。此外，该高速的ΔΣ转换器具有非常强的系统时钟抖动耐受性。过采样的操作弱化了抖动，降低了噪声的影响。
速度及精度的结合可支持大带宽信号处理的应用，以用于生物医学、台架（bench）测试和测量以及通信应用中先进的科学仪表。
3. 逐次逼近型（SAR）ADC
在SAR
ADC内部，数位是由单个高速、高准确度比较器一位一位确定的，从MSB（最高有效位）到LSB（最低有效位）。比较的全过程是通过模拟输入信号与DAC的输出比较，而后根据比较结果，在DAC输出端先前确定的数位的基础上不断调整，使DAC输出信号逐步逼近模拟信号，并最终完成转换。
逐次逼近存储（SAR）转换器是针对中等采样速率的中高分辨率应用常用的架构。SAR
ADC分辨率范围从8位至18位不等，典型速度值低于10MSPS，拥有较低的功率损耗及小外形。
SAR转换器依照与平衡天平（balance
scale）类似的原理运作。在测量时，未知重量被置于天平的一端，同时将已知重量（砝码）添加至另一端，通过减少或添加砝码直至两端达到完美的平衡。未知重量可通过添加的已知重量的总和得出。在SAR转换器中，输入信号是未知量，通过采样并保持。该电压随后将与连续的已知电压比较，其结果由转换器输出。但与重量测量不同，转换可通过电荷再分配（charge
redistribution）技术在非常短的时间内完成。
由于SAR
ADC需要对输入信号采样，并将采样值保持到转换完成，其架构并不产生对自然输入信号的损耗，因此也并不要求输入信号是连续的。这也使得SAR架构可理想的用于转换器前置多路复用器的应用，或用于转换器只需要每几秒钟测量一次的应用以及对“fast
measurement”有需求的应用。在转换时间保持不变的多种情况下，SAR架构的转换器较之流水线型（采样率虽然非常高，但是经过多级流水线后，输出的数据存在一个固定的延时）或ΔΣ转换器拥有更短的采样至转换延时。SAR转换器是各类实时应用的理想选择，例如工业控制、电机控制、电源管理、便携式/电池供电仪表、PDA、测试仪器及数据/信号采集。
现代的SAR
ADC使用简化的电容接受输入信号的电压充载（charge）。由于ADC存在输入电容、输入阻抗以及外部电路，因此需要一个稳定时间使采样电容的电压与所测量的电压等值。
最小化外部电路的源阻抗是降低稳定时间的途径之一，并同时确保了在ADC的采集时间内输入信号被准确的获取。但是，另一个更为棘手的设计约束则是SAR
ADC输入端所具有的、用以驱动电路的动态负载。当采用运算放大器驱动ADC输入时，运算放大器必须能承载这样的动态范围，并在采集时间内稳定于所需要的精度范围。
SAR
ADC的基准输入回路也会给基准电压带来相似的负载。尽管基准电压被认为是非常稳定的直流电压，但ADC基准输入端所呈现的动态负载使得这样的目标实现起来有了一定的难度。因此，需要为基准电压配备缓冲电路，并且为此所使用的运算放大器应与驱动ADC输入端的运算放大器有着相似的要求。但实际上，此处对运算放大器的需求甚至要高于ADC输入端，因为基准输入必须在一个时钟周期内都保持稳定。部分转换器将这样的基准缓冲放大器内置于芯片中。在缓冲此类输入时，采用具有低宽带输出阻抗的运算放大器是保持此类转换器精确度的最好方法。
4. 流水线型（Pipeline）ADC
流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。
采样率特性达到数十个MSPS的模数转换器大多基于流水线型架构。流水线型ADC由N级串联组成。所有流水线级的一致性运作，使得此类架构实现了非常高的转换率。其间每级都是原理上相同的，通过汇集线（assembly
line）串联成型，每级设计用于仅转换一部分模拟采样。通过将每级的数字输出组合起来，可合并生成并行数据输出的各个数位。现在，一种新型的、每时钟周期数字化的采样已经实现。其内置的合并流程（combination
process）本身就需要有一定的数字延迟，或是通常所说的流水线延迟、数据延迟。但对于大多数的应用来说，这都不构成限制，因为延迟历时数个时钟周期，是可被计算出来的常数。
使得流水线型ADC在高频信号情况下还拥有大动态范围性能的主要架构因素之一就是差分信号输入。差分输入配置之所以带来了优化的动态范围是因为采用更小的信号摆幅并消弱每一阶的纹波。几乎所有的高速流水线型ADC都采用单电源供电，电压范围从＋5V降低至＋1.8V。因此，最高的要求就是模拟输入与处于中等电平的共模电压协同运作。当所定义的输入接口电路用于驱动ADC时，共模态或是输入的偏置是需要纳入考虑范围的。同时，转换电容（switched-capacitor）输入也应该纳入考虑。
流水线型ADC同样采用了移动电荷采样的基本理念。通过每次特定的采样事件再现了输入电平电压，从一级向下一级传递。差分流水线架构是高重复性的，其间的每一流水线级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。
模拟信号通过最前端的采样/保持电路实现采样，使得单端信号转换至差分信号同样简易。这里的采样/保持电路是最为重要的模块，因为它典型的限定了转换器的性能。当捕捉到的采样信号流经流水线时，随着残余信号在级与级之间传递，级的分辨率不断提高，转换在级间逐级执行并不断的细化。每一级都做一个模数转换（A/D），并又重新转换回模拟信号（D/A）。这里数模转换（D/A）输出和保持输入之间的差别就在于存在残留（residue），残留经放大器放大，而后传递至下一级，然后依次重复。
二、 DAC的架构
1. Delta-Sigma（ΔΣ）DAC
Delta-Sigma（ΔΣ）DAC是Delta-Sigma（ΔΣ）ADC的逆向芯片，具有一个数字调制器及模拟滤波器。ΔΣ
DAC包括了串行接口、控制寄存器、调制器、开关电容滤波器以及用于调制器和滤波器的时钟。
ΔΣ
DAC所拥有的高分辨率及低功耗使其成为了工业控制应用、高分辨率测试及测量仪器、遥感应用、电池供电仪表及隔离系统中闭环控制的理想选择。
2. 高精确度DAC及多用途DAC
电阻器“串”（string）及R-2R梯形网络DAC由三个主要单元组成：①逻辑电路；②某些类型的电阻网络，其作用就是切换基准电压或基准电流至适合的网络输入端，并以此作为每个数字输入位的数值；③一个基准电压。
R-2R DAC——用于实现最优化的积分线性度性能。在R-2R
DAC中，电流是由基准电压所产生，流经基于数位输入的R-2R电阻网络，然后在每个R-2R结点对电流实行分流。R-2R类型DAC的优势就在于只依赖于R及2R电阻段匹配的状况，而与电阻的绝对阻值无关，从而允许采用微调技术实现对积分线性度及微分线性度进行调整。
电压分段式DAC（串联（string）DAC）——简单的串联电阻串，其中每个阻值都为R。被载入到DAC寄存器中的数值决定了电阻串上的某个节点电压值被选定，而后通过闭合连接放大器与电阻串的开关，将电压值馈送输出至放大器。DAC是单调的，因为所采用的是串联电阻串。在高分辨率的12及16位DAC中，采用两个电阻串以最小化设计中开关的数量（例如16位DAC，采用一个电阻串需要65536个开关，而采用双电阻串只需要512个开关）。在双电阻串的配置中，最重要的数位驱动第一个解码树（decoder
tree）。解码树从第一个电阻串的两个最邻近电压点选取节点电压值，并将其输入到两个缓冲器中。缓冲器随后将这两个电压值通过端点加载到第二个电阻串上。最小的数据位驱动了第二个解码树，解码树选定某个开关输出点的电压值并直接馈送到输出缓冲器。
3. 电流导引型DAC
当代高速DAC的制造是基于submicron
CMOS或BiCMOS的工艺，已经达到了一个全新的性能水准，实现了1GSPS的刷新率以及14位，甚至16位的分辨率。为了达到如此高的刷新率和分辨率，DAC采用了一种带分段（segmented）电流源的电流导引型（current-steering）架构。此类单片电路DAC的核心单元是电流源阵列，其设计用于输送出满刻度输出电流，典型值为20mA。内置的解码器在每次DAC刷新的时刻驱动（addresses）差分电流开关，导引源自各个电流源的电流，输出到相应信号输出电流的差分输出端。在此采用差分信号是为了改善动态性能，同时降低负载电阻上承载的输出电压的摆动。理想情况下，此类信号电压摆幅是越小越好，以确保DAC有最适宜的线性度。此信号电压的上限，以及相关的负载电阻，由输出电压所遵循的规格来定义。
分段电流导引架构的意义在于降低了电路复杂性，并因此降低了杂散脉冲的能量。这些，都从整体上改善了DAC的线性度及交流性能。作为一种全新的系统架构，需要其输出频率的合成能力达到百兆赫兹的范围，这种方式通常被称为“直接中频”，以实现高刷新率并同时保持卓越的动态性能。
