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组合电路和时序电路

2010-03-06 16:21阅读：

http://blog.sina.cn/dpool/blog/u/1668914872

　
数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
　　组合逻辑电路的特点归纳如下：

　　① 输入、输出之间没有返馈延迟通道；

　　② 电路中无记忆单元。
二、电路构成：

　　存储电路（主要是触发器，且必不可少）+组合逻辑电路（可选）。
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　　时序逻辑电路的状态是由存储电路来记忆和表示的。

　　三、分类

　　根据电路状态转换情况的不同分为：

　　1．同步时序逻辑电路：

　　所有触发器的时钟输入端CP都连在一起，在同一个时钟脉冲 CP作用下，凡具备翻转条件的触发器在同一时刻状态翻转。触发器状态的更新和时钟脉冲CP是同步的。

　　2．异步时序逻辑电路

　　时钟脉冲CP只接部分触发器的时钟输入端，其余触发器则由电路内部信号触发。因此，凡具备翻转条件的触发器状态的翻转有先有后，并不都和时钟脉冲CP同步。计数器中，时钟脉冲CP又称为计数脉冲。

　　四、时序逻辑电路的分析方法

　　根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，而后分析出它的功能。

　　基本分析步骤

　　1．写方程式

　　（1）输出方程。时序逻辑电路的输出逻辑表达式，它通常为现态的函数。

　　（2）驱动方程。各触发器输入端的逻辑表达式。即J=？，K=？，D=？

　　（3）状态方程。将驱动方程代入相应触发器的特性方程中，便得到该触发器的次态方程。时序逻辑电路的状态方程由各触发器次态的逻辑表达式组成。

　　JK F/F和D F/F的特性方程？

　　




　　2．列状态转换真值表

　　将外输入信号和现态作为输入，次态和输出作为输出，列出状态转换真值表。

　　触发器的逻辑功能的表示方法有哪些？相互转换？特别：与或式→真值表？

　　3．逻辑功能的说明

　　根据状态转换真值表来说明电路的逻辑功能。

　　4．画状态转换图和时序图

　　状态转换图：电路由现态转换到次态的示意图。

　　时序图：在时钟脉冲CP作用下，各触发器状态变化的波形图。
一、组合逻辑电路部分
组合逻辑电路任何时刻的输出只和该时刻的输入信号相关，而与这一时刻输入信号作用前电路的状态没有关系。从电路结构上看，只有从输入到输出的通路，没有从输出到输入的反馈。此种电路没有记忆功能。
对于组合逻辑电路的分析可以按照一下步骤来实现：
1、根据给定的组合逻辑电路的逻辑图，从输入端开始，根据器件的基本功能逐级推导出输出端的逻辑函数表达式；
2、由已写出的输出函数表达式，列出它的真值表；
3、从逻辑函数表达式或真值表，概括出给定的组合逻辑电路的逻辑功能。
相对来说组合电路的分析还是比较简单点，设计数字电路的基本器件，具体有：全加器、编码器、译码器、数值比较器、数据选择器（MUX）、奇偶产生/校验电路。
组合逻辑电路的设计，就是如何根据逻辑功能的要求及器件资源情况，设计出实现该功能的最佳电路。可以采用小规模的集成门电路实现，也可以采用中规模的继承器件或存储器、可变成逻辑器件来实现。
在采用小规模集成门电路进行设计时，采取一下步骤进行：
1、利用卡诺图进行逻辑化简，得到最简的与－或表达式；（通过这一步可以直接设计出电路，但它并不是最佳的电路，也就是它用到的逻辑门的数量不是最少的）
2、寻找所有的生成项，将加入后能进行合并的有用生成项，加入到原最简式中进型乘积项合并。
3、进行尾部因子变换，尽可能的减少尾部因子种类。
4、两次求反，可以得到与非－与非表达式。
5、画出逻辑电路图。
上述的步骤可以求的最简的用与非门搭建的电路，如果用或非门，利用其对偶函数的最小项表达式按上述步骤进行，最后在进行求对偶就可得到或非门的电路。另有异或电路，在卡诺图化简时，任何两圈不能重合。
在采用中规模集成电路进行设计时，一般用比较法，主要有利用多路选择器和译码器来实现逻辑函数。
用多路选择器设计时主要利用的原理是在一定的输入信号下输出的值在选择器电路的选通端已经定义好，一个输入信号对应一个输出信号。而用译码器进行设计的原理主要是利用每个译码器的输出端都是输入信号的最小项，便可以再加上一些外围电路组成需要的逻辑电路！
另外在组合逻辑电路的设计时还要注意逻辑电路的逻辑冒险情况，可以通过增加多余项的方法改变逻辑函数或者引入取样脉冲来避免逻辑冒险。
二、时序逻辑电路的分析和设计
分析步骤：
1、写出驱动方程（激励）
2、每一级的状态转移方程；
3、画出状态转移图。
4、检查自启动情况。
5、写出电路功能。
6、画出电路。
设计步骤
1、建立原始状态图和状态表
2、状态简化（个人意见，这是数字电路设计中很麻烦的一步）
3、状态分配（状态编码）
4、选择存储器的类型，去定存储电路的激励输入
5、求输出函数
6、画逻辑图
另外，时序逻辑电路中会出现竞争现象，所以一般的设计采用同步时序电路，而少使用异步时序电路。
最后所有的设计在当今的技术手段下都可以用可变成逻辑器件来编程显现，其中cpld和fpga最为突出，二者小有差别，一个是在结构方面：cpld使用的是与或阵列基础的电路，FPGA采用了软敢独立的可变成逻辑模块通过。使用时：CPLD多由flash工艺构成，不用加载代码，而FPGA多为RAM构成，需要从外部的ROM中加载代码方可使用。

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