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EDA实验一：1位全加器的设计

2010-10-14 22:04阅读：

http://blog.sina.cn/dpool/blog/u/1790915582

EDA实验一：1位全加器的设计
一、实验目的
初步熟悉MAXPLUS或QUARTUS使用环境与过程，通过实验掌握VHDL或图形输入法初步设计，并加深对对电路设计的体会。
二、实验要求
设计一位全加器，并完成编译、仿真。
三、实验原理与方案
原理：1、1位全加器可以用两个半加器和一个或门连接而成
2、maxplusII提供了功能强大,直观便捷和操作灵活的原理图输入设计功能,可以完成设计输入、编译、仿真、编程下载等一系列过程。
方案：
3、运用maxplusII，为该工程设计建立一个文件夹，首先在原理图输入窗口调入半加器需要的所有元件，连线后得到正确的设计原理图，设置为工程，并进行编译、时序仿真和包装入库得到设计好的半加器，最后由同样的流程完成顶层项目全加器的设计。
四、实验内容、步骤与结果
1、建立文件夹：F：\MY_PROJECT。
2、启动maxplusII,打开原理图编辑窗口输入半加器设计图并存盘。电路图如下：
EDA实验一：1位全加器的设计
3、将该设计设置为工程。
4、选择目标器件：EP1K30TC144-3进入编译。编译界面图如下：
EDA实验一：1位全加器的设计
5、时序仿真
1）建立波形文件
2）输入信号节点a、b、so、co
3）设置波形参数
4）为输入信号加入激励电平并存盘
5）运行仿真器并观察分析波形，波形如下图：
EDA实验一：1位全加器的设计
6、包装元件入库
7、设计顶层文件全加器
1）仿照前面的步骤，调出半加器完成一位全加器设计图，并以文件名f_adder.gdf存于同一目中
EDA实验一：1位全加器的设计
2）将当前文件设置成project,并选择目标器件EP1K30TC144_3
3）编译顶层文件f_adder.gdf
EDA实验一：1位全加器的设计
4）建立波形仿真文件如下图：
EDA实验一：1位全加器的设计 五、实验结果分析与结论
一位全加器真值表
ain
 0
 0
 0
 0
 1
 1
 1
 1
bin
 0
 0
 1
 1
 0
 0
 1
 1
cin
 0
 1
 0
 1
 0
 1
 0
 1
sum
 0
 1
 1
 0
 1
 0
 0
 1
cout
 0
 0
 0
 1
 0
 1
 1
 1
用下面一位全加器真值表检验，发现上面得出的波形图结果正确，可见maxplusII能够方便有效地进行大规模的电路系统设计。
值得注意的是，开始的时候不能忘记为工程设计建立文件夹，命名文件夹时不能用中文，而且不能含有空格。为了更精确地观察波形图、防止失真，应当注意时序分析器中的延时量，认真选好end time和设置好仿真时间轴。
六、心得与体会
通过本次实验让我深刻地体会到每一次实验前都应该认真预习，这样才能实验的时候整体把握，当出现问题的时候也能够及时发现错误的原因并改正。这次实验的一个失误是开始没有为该工程设计建立文件夹，我应该在以后的实验更加仔细，尽量避免不必要的错误。

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