实验二 QuartusII的原理图输入设计

2012-06-05 12:34阅读：

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实验二 QuartusII的原理图输入设计
——用原理图输入法设计较复杂数字系统
姓名：程冰 2009237053 班级：09通信工程
实验组别：周五下午同组人员：代亚楠
【实验目的】
熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成2位十进制频率机的设计。
【原理说明】
利用第5节介绍的2位计数器模块，连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照设计流程和方法即可完成全部设计。
【实验内容及步骤】
1、在D盘中建立文件夹

2、设计电路原理图
用一个双十进制计数器74390和其他一些辅助元件来完成。如图，74390连接成两个独立的十进制计数器，待测频率信号clk通过一个与门进入74390的计数器“1”端的时钟输入端1CLKA。与门的另一端由计数使能信号enb控制：当enb=1时，允许计数；enb=0时禁止计数。计数器1的4为输出q[3]、q[2]、q[1]、q[0]并成总线表达方式，即q[3..0],OUTPUT输出端口向外输出计数值。同时由一个4输入与门和两个反向器构成仅为信号，进位信号进入第二个计数器的时钟输入端2CLKA。第二个计数器的4位计数输出q[7]、q[6]、q[5]、q[4]，总线输出信号q[7..4]。这两个计数器的总的进位信号，可由一个6输入与门和两个反相器产生，由cout输出。clr是计数器的清零信号。
3、频率计主结构电路设计
74374是8位锁存器；74248是7段BCD译码器，它的7位输出可以直接与7段共阴数码管相连，图中74248显示个位频率计数值，下方显示显示频率计数值；conter8是图1构成元件。

4、时序控制电路设计
CNT_EN、LOCK和CLR产生三个控制信号，以便使频率计能自动完成计数、锁存和清零三个重要的功能步骤。电路由3个组成部分：4位二进制计数器7493、4-16译码器74154和两个由双与非门构成的RS触发器。

5、顶层电路设计
电路只有两个输入信号：待测频率输入信号F_IN和测频控制时钟CLK。

【实验结果】

1、计数器设计
设计原理图后，在原理窗口中键入关键字，调出原件，并按图1接好。文件保存并取名conter8.bdf。之后，建立工程conter8，系统仿真测试。电路功能要求：当clk输入时钟信号时，clr信号具有清零功能；当enb为高电平时允许计数，低电平时禁止计数；当低4位计数器计到9时向高4位计数器进位