STA既Static Timing analysis，静态时序分析，是一种电路功能验证方法。
电路功能验证除了STA外，还有仿真（Simulation），给定输入激励，从输出反馈验证电路工作是否正常。相比较Simulation，STA有验证全面、完整，过程简单、方便，runtime少，对内存要求少，以及对robust的验证更到位的优点。Simulation在RTL阶段和post
PR阶段需要做验证，而STA是从Synthesis的Gate netlist开始，整个流程全覆盖，来实时control
design的电路性能。
基本的STA需要Gate netlist、clock定义、I/O port的约束，以及std library，以上这些可以用来跑net delay ideal的STA就够了，如果是要有精确的RC信息，而还需要extraction的文件来计算sdf来反标会netlist来跑STA。
STA是以单个path为节点来做验证的，以setup为例，以实际工作的频率定义clock，path的latch FF向后一级传递一个data信号，后一级的capture必须要在一个周期之内有效地抓到这个data信号，如果因为data path的delay太长导致capture的时候data还没有传到位，就是一条失效的path，出现violation，capture到的信号会不稳定或是上一个周期的信号。hold则是latch的信号太快传过来了，在下一个周期的时钟沿来之前都要跳变了，导致capture到的信号不稳定或是下一个周期信号。
在logic阶段，只有netlist，没有physical的信息，STA是将net delay设为ideal，或者使用wire model来通过fanout计算wire length来计算net delay，来做时序分析的，这个阶段的clock 也是ideal。
进入physical阶段，会有位置信息，如果是preRoute，STA可以通过global route来估算net的RC信息来计算delay，如果是postRoute，则直接有detail route可以抽取精确的RC计算精确的delay，当然extraction比较费runtime，也可以用estimate的算法来粗略抽取RC。
clock
基本的STA需要Gate netlist、clock定义、I/O port的约束，以及std library，以上这些可以用来跑net delay ideal的STA就够了，如果是要有精确的RC信息，而还需要extraction的文件来计算sdf来反标会netlist来跑STA。
STA是以单个path为节点来做验证的，以setup为例，以实际工作的频率定义clock，path的latch FF向后一级传递一个data信号，后一级的capture必须要在一个周期之内有效地抓到这个data信号，如果因为data path的delay太长导致capture的时候data还没有传到位，就是一条失效的path，出现violation，capture到的信号会不稳定或是上一个周期的信号。hold则是latch的信号太快传过来了，在下一个周期的时钟沿来之前都要跳变了，导致capture到的信号不稳定或是下一个周期信号。
在logic阶段，只有netlist，没有physical的信息，STA是将net delay设为ideal，或者使用wire model来通过fanout计算wire length来计算net delay，来做时序分析的，这个阶段的clock 也是ideal。
进入physical阶段，会有位置信息，如果是preRoute，STA可以通过global route来估算net的RC信息来计算delay，如果是postRoute，则直接有detail route可以抽取精确的RC计算精确的delay，当然extraction比较费runtime，也可以用estimate的算法来粗略抽取RC。
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