cadence数字模拟联合仿真

一，生成数字模块
方法一（比二更好） 导入verilog到cadence中以创建一个symbol，在仿真时调用 首先是file->import->verilog 如果多个模块有调用的话，则都放在一个*.v文件中.
再File Filter Name中选择要导入的 文件，Target Library Name选择所要放的Lib.
Verilog to import 点下Add。
import Module File 选择 functional.可能是说只用其功用吧。
然后就可以在Library Manager中看到所选Lib中有一个这个模块了，点symbol还可以看到这个模块。
方法二
1.写入代码
先Creat New File,Cell Name同module名，tool为Verilog Editor，View Name 为functional.
便在cell目录下生成了verilog.v文件，再写入就可以了。
2.生成symbol
右键functional中的OPEN(read only),再check and save.就可以生成symbol。
二，做混电路
三，生成混合仿真
1.config设置
在lib manager中的原来的VIEW中输入config,在弹出的对话框中Browse并选择schematic.
在点use template.选择spectre verilog。
完成config设置。
2.设置数字接口
进入 config.再点tools中的mix signal OPTs,发现多了几项，再点MixSignal的instance ,
点下symbol,进入数字电平设置。注意输入还是输出的设置。
3.仿真
点Tools进入仿真。进入setup设置仿真器为spectre verilog。过会自动换成spectre verilog。
然后再加入库文件。下面的方法与spectre一样。
如果在仿真时出现 error如下：
则应该在仿真器的simulation的Opts中选择数字，再指定