verilog语法技巧之caseifelse

1.在verilog当中 case ...... endcaes 通常使用在状态机当中 2.现在使用if .. else if ... else 语句来实现状态机
3.在状态机中：
状态1 ：让data数据加1
状态2：让data数据加2
状态3：让data数据加100
在case 语法中是reg casedata这个变量
在if语句中是 reg ifdata这个变量
利用一个sameflag来指示，两个语法语句实现同一功能的结果，如果sameflag==1表示每时每刻都有casedata==ifdata
verilog .v如下：
module case_if(clk,rst_n,casedata,ifdata,sameflag);
//the case and the if works the same code
input clk;
input rst_n;
output reg [31:0] casedata;
output reg [31:0] ifdata;
output reg sameflag;
reg [7:0] i;
reg [7:0] j;
always@(posedge clk or negedge rst_n) //casedata
begin
if(!rst_n)
begin
i <= 0;
casedata <= 0 ;
end
else
begin
case(i)
8'd0: