FPGA逻辑部分Verilog实验-优先编码器电路

立题简介：
内容：回顾FPGA逻辑部分Verilog实验-优先编码器电路；
来源：实际得出；
作用：回顾FPGA逻辑部分Verilog实验-优先编码器电路；
仿真环境：Quartus II 11.0；
日期：2019-03-31；
=====================分割线========================
立题详解：
本次回顾FPGA逻辑部分Verilog实验-优先编码器电路，使用“FPGA芯片”为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;
PS：逻辑部分主要有5个：“与门”、“或门”、“非门”、“异或门”、“同或门”；
本次介绍为“优先编码器电路”，代码实测可用，简介如下：
i）、“开发环境”：环境为“Quartus II 11.0”；
ii）、FPGA芯片：芯片为“EP4CE6E22C8”，价格约“15.00RMB/PCS”，“LEs数目”约为“6272”;
iii）、“电路描述”：使用电路描述为“组合逻辑电路”；
1、“选择器电路”实际介绍
首先，对“优先编码器电路”代码而言，功能：规格为“4-2优先编码器”，即“4个输入信号”，其可最多可构成“2^2=4”（2路不通信号）不同的“组合”，因此本次设计的“4-2编码器”即为“4输入-2输出优先编码器”；
具体代码如：
module my_encode(I,Y);
input [3:0]I;
out