相位时钟
背景说明：系统输入时钟50MHz，利用PLL模块生成四个时钟：10MHz、10MHz（+90度）、10MHz（-90度）、300MHz（用于Signal_TapII的采样时钟）；由于Cyclone II的PLL模块最多只能生成3个全局时钟，所以10MHz的时钟分两次生成，一次生成10MHz、10MHz（+90度），另外一次生成10MHz、10MHz（-90度），然后对比分析，便于理解相位时钟的关系。
背景说明：系统输入时钟50MHz，利用PLL模块生成四个时钟：10MHz、10MHz（+90度）、10MHz（-90度）、300MHz（用于Signal_TapII的采样时钟）；由于Cyclone II的PLL模块最多只能生成3个全局时钟，所以10MHz的时钟分两次生成，一次生成10MHz、10MHz（+90度），另外一次生成10MHz、10MHz（-90度），然后对比分析，便于理解相位时钟的关系。