数模混合AMS仿真案例及方法

2020-02-14 22:16阅读：

http://blog.sina.cn/dpool/blog/u/3288504585

https://blog.csdn.net/mymatin1004/article/details/98804521

这里是一篇关于使用 Cadence 软件通过 ams 仿真器对混合信号电路（Digital-Analog 混合电路）仿真的过程记录。由于之前在网上搜到的相关资料实在不多，因此在这里以实现一个全加器为例，复现一次混合信号电路的仿真过程。这里。为了体现混合信号仿真，这里通过 Verilog 硬件描述语言实现半加器的功能，通过外加逻辑门（模拟Analog电路）实现整体的全加器功能。（多图预警）
建立数字（Digital）模块
首先，打开软件，点击 File -> New -> Cellview 准备为我们的将由 ** Verilog** 写成的半加器新建一个 Cellview。

之后会弹出新建文件的对话框，这里由于我们将使用 ** Verilog** , 因此在填好 ** Cell ** 的名字之后，记得在 ** Type** 中选择 ** Verilog**，相应的， View 也会变成 functional 。然后点击 OK 。

接下来会弹出下面这个界面（和普通编辑器蛮像），在里面写好 Verilog 之后，先点击保存，然后点击右上角的 ** X** 来关闭窗口。

这下就会出现一个弹窗，告诉你这个模块还没有 symbol 问你要不要新建一个。这个时候当然要点击 Yes

然后可能就看起来没有什么事情发生了（其实对应的 symbol 已经建立好了）。
建立 Analog - Digital 混合仿真原理图

接下来开始进行混合仿真电路原理图的搭建，和建立第一个 Cellview 方法相同，不过在这里 Cell 的名字换成 full_adder 啦，然后记得 Type 这里是 schematic ，相应的 View 会变成 schematic。点击 OK 创建。

为了方便，使用 ahdlLib 库中的与门来代表 Analog 电路。简单放了三个相同的方波信号源来模拟全加器的输入。绘制完成后，记得 ‘check and save’，然后就可以关掉这个窗口啦。

建立 Analog - Digital 混合仿真config文件

依旧是类似之前创建 Cellview 的方法，不过需要注意的是：这里在 Cell 的名字要与刚刚混合仿真的 schematic的名字相同。Type 一定要选 config。这样在 View 中也是 config。点击 OK 进行创建。